一、RDL的定义

RDL（Re - Distributed Layer，重布线层）是一种在芯片封装过程中用于重新分布电气连接的技术。在芯片制造时，其I/O（输入/输出）端口，例如IO Pad（芯片管脚处理模块，可将芯片管脚信号送入内部或把内部信号送到管脚）通常分布在芯片的边沿或者四周，这种布局对于Bond Wire工艺较为方便，但对于Flip Chip工艺就存在局限。

RDL技术就是在这样的背景下应运而生的。它通过在芯片表面或中介层上形成额外的布线层，重新分配芯片的I/O位置，从而适应不同的封装需求和提高电气连接的灵活性。这就好比在一个城市原有的交通道路（原有的芯片电气连接布局）基础上，重新规划建设新的道路网络（RDL布线层），让车辆（电信号）能够更高效、更灵活地到达目的地（不同的电气连接需求）。

从物理结构上看，RDL是由金属层和相应的介质层组成。其中金属层形成布线，介质层起到绝缘和隔离不同布线层的作用。常见的金属材料有铜等，因为铜具有良好的导电性。

二、RDL在芯片先进封装中的作用

（一）实现XY平面电气延伸和互联

1. 在芯片封装中，RDL起着XY平面电气延伸和互联的作用。例如，当芯片从传统的Bond Wire工艺向Flip Chip工艺转变时，由于Flip Chip工艺对I/O端口布局的要求不同，RDL可以将原本位于芯片边沿或者四周的I/O端口进行重新布局。这就像是把分散在城市边缘的车站（I/O端口）通过新建的道路（RDL布线）连接到城市中心或者其他新的区域，从而让不同区域之间的交通（电气信号）更加顺畅。

2. 在一些复杂的封装结构中，如2.5D IC集成和3D IC集成场景下，RDL也发挥着重要作用。在2.5D IC集成中，除了硅基板上的TSV（硅通孔），RDL同样不可或缺，它能够通过将网络互联并分布到不同的位置，从而将硅基板上方芯片的Bump（凸点）和基板下方的Bump连接起来。在3D IC集成中，如果堆叠上下是不同类型芯片，则需要通过RDL重布线层将上下层芯片的I/O进行对准，从而完成电气互联。

（二）提升封装性能

1. 提高I/O密度

• RDL能够扩展和重新分配信号路径，将芯片上的输入/输出引脚（I/O）从密集区域重新布线至较大区域，避免传统封装中引脚密度不足的问题。现代封装中，RDL层的设计已经从单层发展为多层结构，以应对复杂信号和高密度集成的需求。尤其是在Fan - Out（扇出型）封装和WLP（晶圆级封装）中，RDL的精细化布线技术成为核心，从而实现更高密度的信号连接，提高了I/O密度。

2. 改善电气性能

• 通过合理的RDL布线，可以减少信号传输的路径长度，降低信号传输延迟。这对于一些对信号传输速度要求较高的芯片，如高性能计算芯片、5G通信芯片等非常关键。例如，在数据传输过程中，如果信号传输路径过长，就像快递要经过很多中转站（过长的布线）才能到达目的地，会增加传输时间，而优化后的RDL布线可以减少这些不必要的“中转站”，提高传输效率。

• 同时，RDL还可以优化信号的完整性，减少信号在传输过程中的干扰和衰减。这就好比在嘈杂的环境（存在干扰的芯片环境）中为信号开辟了一条专用的、屏蔽性良好的通道（RDL布线），保证信号能够准确无误地传输。

3. 增强封装的灵活性

• 它可以适应不同的封装形式和芯片布局需求。例如，对于不同尺寸、不同功能的芯片，RDL可以根据具体情况对I/O进行重新布局，使得这些芯片能够更好地集成到各种封装结构中。无论是小型的可穿戴设备芯片封装，还是大型的服务器芯片封装，RDL都能发挥其灵活性的优势。

• 在多芯片集成场景下，不同芯片的I/O布局可能存在差异，RDL可以对这些不同的I/O进行适配和连接，实现多芯片之间的高效电气互联，提高整个封装系统的集成度和功能扩展性。

三、RDL的技术原理

（一）沉积金属层和介质层

1. 沉积过程

• RDL的制作首先要在芯片表面或中介层上进行金属层和介质层的沉积。金属层的沉积方法有多种，例如物理气相沉积（PVD）和化学气相沉积（CVD）。物理气相沉积是通过物理过程，如蒸发或者溅射，将金属原子沉积到芯片表面形成金属层。化学气相沉积则是利用化学反应，使气态的前驱体在芯片表面反应生成金属层。以铜为例，在物理气相沉积中，可以采用溅射的方式，将铜靶材上的铜原子溅射到芯片表面。

• 介质层的沉积同样重要，它通常采用化学气相沉积的方法。常见的介质材料有二氧化硅等，通过将含有硅源和氧源的气态前驱体在芯片表面反应，形成二氧化硅介质层。介质层的作用是将不同的金属布线层隔离开来，防止短路，就像建筑物中的绝缘层一样，保证电气信号在各自的“线路”中传输。

（二）形成金属布线

1. 光刻与蚀刻

• 在沉积了金属层和介质层之后，需要通过光刻和蚀刻工艺来形成金属布线。光刻工艺就像是在金属层和介质层上绘制蓝图，它利用光刻胶的感光特性，将设计好的电路图案转移到光刻胶上。例如，通过紫外线照射光刻胶，使光刻胶在曝光区域发生化学变化，然后通过显影液将曝光或者未曝光的光刻胶去除，留下与电路图案对应的光刻胶图形。

• 蚀刻工艺则是根据光刻胶的图形，将不需要的金属或者介质材料去除。对于金属层的蚀刻，可以采用化学蚀刻或者离子蚀刻的方法。化学蚀刻是利用化学反应将金属溶解，离子蚀刻则是利用高能离子束轰击金属表面，将不需要的金属原子去除。通过光刻和蚀刻工艺的反复操作，就可以在芯片表面或中介层上形成复杂的金属布线图案，实现对芯片I/O的重新布局。

2. 多层布线技术

• 随着芯片封装技术的发展，对RDL的布线密度和复杂度要求越来越高，多层布线技术应运而生。多层布线就是在芯片表面或中介层上依次沉积金属层、介质层，然后进行光刻和蚀刻形成多层金属布线结构。每一层金属布线之间通过过孔（via）进行垂直连接，就像多层建筑中的楼梯一样，使得信号可以在不同的布线层之间传输。这种多层布线技术可以大大提高RDL的布线密度和信号传输能力，满足现代芯片封装对高密度、高性能电气互联的需求。

四、RDL的发展趋势

（一）高密度布线

1. 工艺进步

• 随着芯片功能的不断增强，对I/O密度的要求越来越高，RDL的布线密度也朝着更高的方向发展。目前，RDL - first工艺路线在先进封装中的优势愈发明显，其中一个重要的表现就是可以实现多层超高密度布线。例如，在一些高端的微处理器芯片封装中，需要在有限的芯片面积上实现大量的I/O连接，这就要求RDL的线宽和线间距不断减小。通过不断改进光刻、蚀刻等工艺技术，RDL的线宽已经从早期的较宽尺寸逐渐缩小到现在的微米甚至亚微米级别，线间距也相应地减小，从而实现更高密度的布线。

2. 新材料的应用

• 为了实现更高密度的布线，除了工艺的改进，新材料的应用也成为一个重要的发展方向。例如，一些具有低介电常数的材料被用于RDL的介质层，这种材料可以降低信号传输过程中的电容耦合，减少信号延迟，从而有利于在更小的布线间距下实现稳定的信号传输。同时，新型的金属材料或者金属合金也在研究和应用中，这些材料可能具有更好的导电性和可加工性，有助于提高RDL的布线性能。

（二）与其他技术的融合

1. 与2.5D/3D封装技术的融合

• 在先进封装领域，2.5D和3D封装技术是重要的发展方向。RDL与2.5D/3D封装技术的融合将进一步提升芯片的集成度和性能。在2.5D封装中，RDL可以与硅中介层上的TSV等技术协同工作，将不同芯片的I/O进行有效的连接和信号分配。例如，在将处理器芯片和内存芯片集成在同一封装中的2.5D封装结构中，RDL可以将处理器芯片的I/O重新布局并连接到硅中介层上，然后通过TSV与内存芯片进行垂直方向的电气连接，实现高速的数据传输。

• 在3D封装中，RDL可以用于不同层芯片之间的I/O对准和电气连接。当多层芯片垂直堆叠时，RDL可以根据每层芯片的I/O布局进行重新布线，使得上下层芯片之间能够实现准确的信号传输，提高整个3D封装结构的电气性能和集成度。

2. 与多芯片集成技术的融合

• 随着多芯片集成技术的发展，如芯粒（Chiplet）技术，RDL将在其中发挥关键作用。芯粒技术是将不同功能的小芯片集成在一起形成一个完整的芯片系统。RDL可以对不同芯粒的I/O进行重新布局和连接，实现芯粒之间的高效通信和协同工作。例如，在一个包含计算芯粒、存储芯粒和通信芯粒的多芯粒集成系统中，RDL可以根据系统的架构需求，将各个芯粒的I/O连接起来，构建一个高效的片上网络，提高整个系统的性能和功能扩展性。

（三）低成本和高良率

1. 成本降低

• 在芯片封装成本中，RDL的制造成本是一个重要的组成部分。随着市场竞争的加剧和对芯片成本的控制要求，RDL的制造成本也在不断降低。一方面，通过大规模生产和工艺优化，降低了材料和设备的使用成本。例如，在批量生产过程中，通过优化光刻胶的使用量、提高蚀刻设备的利用率等措施，可以降低每个芯片封装中RDL的制造成本。另一方面，新的封装工艺和技术的出现也有助于降低成本。如RDL - first工艺路线，它具有更高的良率和更低的成本，更加适用于当前的多芯片集成场景。

2. 良率提高

• 良率是衡量芯片封装质量和效率的重要指标。对于RDL来说，提高良率意味着减少因布线缺陷等问题导致的芯片封装失败。通过改进工艺控制、提高设备精度和加强质量检测等手段，RDL的良率不断提高。例如，在光刻工艺中，采用更先进的光刻设备和精确的工艺参数控制，可以减少光刻图形的误差，从而提高RDL布线的准确性和可靠性，进而提高良率。同时，在蚀刻工艺中，优化蚀刻参数和采用更稳定的蚀刻设备，也可以减少蚀刻过程中的缺陷，提高良率。

五、RDL的应用案例

（一）扇出型晶圆级封装（FOWLP）

1. 技术特点

• 在扇出型晶圆级封装中，RDL起着关键的作用。FOWLP在传统晶圆级芯片尺寸封装（WLCSP）的基础上，允许重布线层（RDL）延伸至芯片边缘之外，这种“扇出”的RDL提供了几个主要优势。

2. 具体优势

• 提高I/O密度和布线灵活性：通过RDL的扇出结构，可以在芯片周围增加更多的布线空间，从而提高I/O密度。例如，在一些移动设备芯片的封装中，需要在有限的封装尺寸内实现大量的I/O连接，FOWLP中的RDL可以有效地解决这个问题。同时，RDL的布线灵活性也使得芯片可以更好地适应不同的封装需求，如不同的引脚布局要求。

• 改善热性能和电气性能：RDL的合理布局可以优化芯片的热传导路径，将芯片产生的热量更有效地散发出去。在电气性能方面，RDL可以减少信号传输的路径长度，降低信号传输延迟，提高信号完整性。例如，在一些高性能的移动处理器芯片封装中，FOWLP中的RDL有助于提高芯片的运行速度和稳定性。

• 能够集成多个芯片和无源元件：RDL可以将多个芯片和无源元件的I/O进行重新布局和连接，实现它们在封装内的集成。例如，在一些系统级封装（SiP）应用中，可以将处理器芯片、内存芯片和一些无源元件（如电容、电阻等）通过RDL集成在一起，形成一个功能完整的小型化系统。

• 减小封装厚度：由于RDL可以采用精细的布线技术，在不增加封装体积的情况下实现更多的功能，从而有助于减小封装的厚度。这对于一些对封装厚度要求苛刻的移动设备，如智能手机、平板电脑等非常重要。

（二）多芯片集成封装

1. 多芯片互联

• 在多芯片集成封装中，不同芯片之间的电气连接是一个关键问题。RDL可以通过重新布局每个芯片的I/O，实现芯片之间的高效互联。例如，在一个包含处理器芯片、图形处理芯片和存储芯片的多芯片封装系统中，RDL可以根据系统的架构要求，将处理器芯片的I/O连接到图形处理芯片和存储芯片的相应I/O上，构建一个高效的芯片间通信网络。

2. 提高集成度

• RDL还可以提高多芯片封装的集成度。它可以将多个芯片紧凑地集成在一起，减少封装的尺寸。例如，在一些物联网设备的芯片封装中，需要将多个功能不同但体积较小的芯片集成在一起，RDL可以对这些芯片的I/O进行优化布局，使得它们能够在更小的封装空间内实现高效的协同工作，从而提高整个设备的性能和功能集成度。

六、RDL与其他技术的比较

（一）与TSV（硅通孔）技术的比较

1. 功能方面

• TSV主要实现Z轴电气延伸和互联的作用，而RDL起着XY平面电气延伸和互联的作用。例如，在3D封装结构中，如果要实现上下层芯片之间的垂直电气连接，就需要TSV技术。而RDL则更多地用于在同一平面内对芯片的I/O进行重新布局和信号分配。比如在一个2.5D封装的芯片系统中，RDL负责将芯片的I/O重新分布到合适的位置，以便与其他芯片或者外部电路进行连接，TSV则负责在硅中介层上实现不同层之间的垂直电气连接。

2. 工艺复杂度

• TSV的制作工艺相对复杂，需要在硅片上刻蚀出垂直的通孔，并且要进行金属填充等工艺步骤。这个过程涉及到高深宽比的刻蚀、精确的金属沉积等技术难题，对工艺设备和工艺控制的要求较高。而RDL的工艺相对来说更侧重于平面内的金属布线，虽然也有光刻、蚀刻等复杂工艺，但整体的工艺复杂度要低于TSV。例如，RDL的光刻主要是在平面上进行图案绘制，而TSV的光刻需要考虑垂直方向的对准等问题。

3. 应用场景

• TSV在需要高速垂直信号传输的场景中具有优势，如在3D堆叠的存储器芯片封装中，通过TSV可以实现不同层存储器芯片之间的高速数据读写。RDL则在需要灵活调整I/O布局、提高I/O密度的场景中表现出色，如在扇出型封装和多芯片集成封装中，RDL可以根据不同芯片的I/O布局需求进行重新布线，提高封装的集成度和性能。

（二）与Bump（凸点）技术的比较

1. 连接方式

• Bump主要起着界面互联和应力缓冲的作用，它是一种金属凸点，用于芯片与外部基板或者其他芯片之间的物理连接。例如在Flip - Chip工艺中，芯片通过Bump倒扣在封装基板上，实现电气连接。而RDL主要是通过重新布线来实现电气信号的重新分配和连接，它并不直接承担芯片与外部的物理连接功能。

2. 功能侧重

• Bump侧重于实现芯片与外部的机械连接和电气连接的过渡，同时还能起到一定的应力缓冲作用，防止芯片在热胀冷缩等情况下受到损坏。RDL则更注重于在芯片内部或者芯片与芯片之间对电气信号进行重新布局和优化传输。例如，在一些高性能计算芯片的封装中，Bump负责将芯片与散热基板连接起来，保证芯片的散热和机械稳定性，RDL则负责优化芯片内部I/O之间的信号传输路径，提高信号传输效率。

3. 技术发展趋势

• 随着工艺技术的发展，Bump的尺寸越来越小，但也存在尺寸缩小的极限。而RDL则朝着更高密度布线、与其他技术融合等方向发展。例如，在一些先进的封装技术中，RDL - first工艺路线不断发展，而Bump技术在一些特殊的封装结构中可能会被其他连接方式替代，如台积电发布的SoIC技术中，采用了无凸点（no - Bump）的键合结构，以实现更高的集成密度和更佳的运行性能。

先进芯片封装清洗介绍

·         合明科技研发的水基清洗剂配合合适的清洗工艺能为芯片封装前提供洁净的界面条件。

·         水基清洗的工艺和设备配置选择对清洗精密器件尤其重要，一旦选定，就会作为一个长期的使用和运行方式。水基清洗剂必须满足清洗、漂洗、干燥的全工艺流程。

·         污染物有多种，可归纳为离子型和非离子型两大类。离子型污染物接触到环境中的湿气，通电后发生电化学迁移，形成树枝状结构体，造成低电阻通路，破坏了电路板功能。非离子型污染物可穿透PC B 的绝缘层，在PCB板表层下生长枝晶。除了离子型和非离子型污染物，还有粒状污染物，例如焊料球、焊料槽内的浮点、灰尘、尘埃等，这些污染物会导致焊点质量降低、焊接时焊点拉尖、产生气孔、短路等等多种不良现象。

·         这么多污染物，到底哪些才是最备受关注的呢？助焊剂或锡膏普遍应用于回流焊和波峰焊工艺中，它们主要由溶剂、润湿剂、树脂、缓蚀剂和活化剂等多种成分，焊后必然存在热改性生成物，这些物质在所有污染物中的占据主导，从产品失效情况来而言，焊后残余物是影响产品质量最主要的影响因素，离子型残留物易引起电迁移使绝缘电阻下降，松香树脂残留物易吸附灰尘或杂质引发接触电阻增大，严重者导致开路失效，因此焊后必须进行严格的清洗，才能保障电路板的质量。

·         合明科技运用自身原创的产品技术，满足芯片封装工艺制程清洗的高难度技术要求，打破国外厂商在行业中的垄断地位，为芯片封装材料全面国产自主提供强有力的支持。