先进封装技术的发展趋势可以分解为3个分向量：1）功能多样化：封装对象从最初的单裸片向多裸片发展，一个封装下可能有多种不同功能的裸片；2）连接多样化：封装下的内部互连技术不断多样化，从凸块（Bumping）到嵌入式互连，连接的密度不断提升；3）堆叠多样化：器件排列已经从平面逐渐走向立体，通过组合不同的互连方式构建丰富的堆叠拓扑。先进封装技术的发展延伸和拓展了封装的概念，从晶圆到系统均可用“封装”描述集成化的处理工艺。

Bumping（凸块），迈向先进封装第一步：Bumping工艺的雏形是倒装芯片所需的焊球，而倒装芯片一定程度上替代了引线键合，为此后产生的多种封装形式提供了基础。Bumping在产业链中的位置介于前道晶圆制造和后道封装测试之间，因而被称作“中道”制造。随着高密度芯片需求的不断扩大带来倒装需求的增长，Bumping的需求将不断提升。目前国内主要封测厂商如长电科技（长电先进）、通富微电、华天科技（华天昆山）、晶方科技等都已具备Bumping制造能力。

TSV（硅通孔）实现立体集成：TSV（Through Silicon Via, 硅通孔）主要用于立体封装，在垂直方向上为芯片起到电气延伸和互连的作用。直接互联上下两片结构相同的芯片能够实现大带宽、低时延的数据传输，一定程度上消除了芯片外存储器件总线速度慢、功耗高的缺点。这一特性与存储器行业的需求不谋而合，因此TSV大量应用于高端Flash和DRAM堆叠中。因此，就存储器而言，TSV已从封装技术变为整颗芯片制造过程中的重要组成部分。

RDL（重布线层）助力晶圆级封装：RDL（Re-distributed layer）主要为2D平面上的芯片电气延伸与互连提供媒介。RDL在WLP（Wafer Level Package，晶圆级封装）和立体堆叠封装中有广泛的应用。根据重布凸点的位置，RDL可分为扇入型（Fan-In）和扇出型（Fan-Out）。扇入型封装是将线路集中在芯片内部，主要用于低I/O节点数量和较小裸片工艺中；扇出型封装技术采用在芯片尺寸以外的区域做I/O接点布线设计以提高I/O接点的数量。

Interposer（中介层），堆叠封装的连接平台：Interposer是封装中多芯片模块或电路板传递电信号的一层平台，通过引线/凸块/TSV实现电气连接。中介层可以由硅和有机材料制成，充当多颗裸片和电路板之间的桥梁，完成异质集成封装。Interposer具有较高的细间距I/O密度和TSV形成能力，在2.5D和3D IC芯片封装中扮演着关键角色。与RDL用于单颗芯片的重布线不同的是，Interposer主要用于连接多颗芯片与下方基板。

WLP（晶圆级封装）：晶圆级封装与传统封装不同点在于切割晶圆与封装的先后顺序。传统封装工艺步骤中，封装要在裸片切割分片后进行，而晶圆级封装是先进行封装再切割。晶圆级封装能明显缩小芯片封装后的大小，契合了消费类移动设备，尤其是手机，对于内部高密度空间的需求；此外还能提升了数据传输的速度与稳定性。

3D IC（立体封装）：3与2.5D不同的是，3D通常含有芯片或器件之间的堆叠。在高性能计算芯片中，通过3D堆叠技术可以扩大内存芯片的容量、提升传输带宽，同时由于堆叠中引线的减少，大大降低了消芯片中因数据传输造成的不必要的能量损耗，因此采用TSV工艺的3D IC大量运用于存储器（SRAM、DRAM、Flash）、GPU、CPU中。

Chiplet（芯粒）：Chiplet是将单颗SOC芯片的各功能区分解成多颗独立的芯片，并通过封装重新组成一个完整的系统。与SoC芯片相比，采用Chiplet模式的优势有：1）单颗芯片面积较小，可提高制造良率；2）可实现异构集成。Chiplet的本质是硅片级别的IP复用。IP指芯片中特定的功能模块，可以直接移植到设计和制造中。通常来说，IP分为软、固、硬三类，对应VHDL硬件设计语言、门级网表、掩膜三种形态。Chiplet的出现，使得特定功能的IP不再局限于上述三种类型的交易、使用、制造，也可以通过直接购买晶圆进行封装和测试，让IP有了第四种形态，硅片。芯片设计公司可以按模块根据性价比选择所需工艺制程（包括第三方芯片），在研发上也可以减少重复支出，从而实现更好的成本控制和更快的上市时间（Time to market）。Chiplet还拥有较大的成本优势。Chiplet的成本优势主要体现在两方面：1）异质集成允许在一部分功能模块使用成熟制程，而只在与性能高度相关的部分使用先进制程，从而降低整体成本；2）相同制程下，1块面积为S、包含T颗晶体管的裸片成本远高于N块面积S/N、包含T/N颗晶体管的裸片成本之和，此外，面积的减小也随之带来裸片良率的提升，进一步减少成本。目前在Chiplet领域已有成熟产品的主要是AMD和英特尔，其中，AMD产品化进度较快。Chiplet给全产业链提供了新的发展机遇：1）芯片设计企业能够通过利用“硅片级IP”减少流片费用，降低芯片设计门槛；2）IP授权商有升级为Chiplet供应商的机会，从而提升IP的价值并有效降低芯片客户的设计成本；3）芯片制造与封装环节标准化程度大大提升，能够通过增设定制化服务以Chiplet取代传统ASIC模式，降低生产验证周期，提升晶圆厂和封装厂的产线利用率；4）标准与生态方面，我们认为Chiplet的普及将提高全产业链的标准化程度，有望建立起可互操作的组件、协议和软件生态。

SiP（系统级封装）：SiP也可与SoC芯片相对应，SiP与SoC的本质区别在于功能分块的实现方式不同。SoC芯片是从设计角度出发，将系统所需的功能区高度集中到一颗芯片上，功能的实现通过IP核实现；而SiP是从封装的角度出发实现功能分区和系统集成。具体来看，SiP是将多个具有不同功能的有源电子元件（通常是裸芯片）、无源器件及其他器件（MEMS或光学器件等）构成一个系统或子系统，并将多个系统组装到一个封装体内部，使其成为一个可以实现一定功能的单体封装件。从连接方式上看，倒装、扇出型和嵌入式（Embedded Die）是实现SiP的三条常见技术路线。SiP能够很好兼顾性能与空间，具有较高灵活性。SiP可以实现终端电子产品的轻薄短小、多功能、低功耗等特性要求，同时封装级别元件的集成相比于Chiplet和SoC有更高的灵活性。以Apple Watch S4为例，SiP技术使其封装面积从94.6mm2减小37%至59.94mm2（根据Yole）。因此，SiP在消费电子、可穿戴设备等轻巧型产品中大量应用。SiP现有商业模式下产业链分工较为明显，但存在潜在OSAT SiP和晶圆厂SiP模式。

三、先进芯片封装清洗：

合明科技研发的水基清洗剂配合合适的清洗工艺能为芯片封装前提供洁净的界面条件。

水基清洗的工艺和设备配置选择对清洗精密器件尤其重要，一旦选定，就会作为一个长期的使用和运行方式。水基清洗剂必须满足清洗、漂洗、干燥的全工艺流程。

污染物有多种，可归纳为离子型和非离子型两大类。离子型污染物接触到环境中的湿气，通电后发生电化学迁移，形成树枝状结构体，造成低电阻通路，破坏了电路板功能。非离子型污染物可穿透PC B 的绝缘层，在PCB板表层下生长枝晶。除了离子型和非离子型污染物，还有粒状污染物，例如焊料球、焊料槽内的浮点、灰尘、尘埃等，这些污染物会导致焊点质量降低、焊接时焊点拉尖、产生气孔、短路等等多种不良现象。

这么多污染物，到底哪些才是最备受关注的呢？助焊剂或锡膏普遍应用于回流焊和波峰焊工艺中，它们主要由溶剂、润湿剂、树脂、缓蚀剂和活化剂等多种成分，焊后必然存在热改性生成物，这些物质在所有污染物中的占据主导，从产品失效情况来而言，焊后残余物是影响产品质量最主要的影响因素，离子型残留物易引起电迁移使绝缘电阻下降，松香树脂残留物易吸附灰尘或杂质引发接触电阻增大，严重者导致开路失效，因此焊后必须进行严格的清洗，才能保障电路板的质量。

合明科技运用自身原创的产品技术，满足芯片封装工艺制程清洗的高难度技术要求，打破国外厂商在行业中的垄断地位，为芯片封装材料全面国产自主提供强有力的支持。

推荐使用合明科技水基清洗剂产品。